高速自動測試設(shè)備的未來

發(fā)布日期： 2021-07-16 點(diǎn)擊： 520

高速自動測試設(shè)備的未來

半導(dǎo)體工業(yè)正逐步向納米制造工藝轉(zhuǎn)變。納米技術(shù)帶來了巨大的好處：增加晶體管的數(shù)量幾乎是免費(fèi)的。另一方面，CMOS工藝發(fā)生了重大變化，納米SOC出現(xiàn)了新的制造缺陷。第一個問題是，定時故障的數(shù)量在高頻段增加。其他問題包括串?dāng)_、時鐘偏移和同步以及高速I/O參數(shù)故障。由于其模擬特性，它們對來自相鄰數(shù)字核的注入噪聲特別敏感

為了解決測試質(zhì)量和測試成本問題，人們正在研究新的測試設(shè)計(jì)技術(shù)和其他測試方法。特別是，交流掃描和內(nèi)建自測試（BIST）/環(huán)回技術(shù)被越來越多地用于改善高速器件中與時序相關(guān)的故障

這些增強(qiáng)型架構(gòu)的測試和開發(fā)是否需要千兆赫茲數(shù)據(jù)速率高速自動測試設(shè)備（ATE）？高速ATE系統(tǒng)中的高速功能和參數(shù)測試在未來還會繼續(xù)需要嗎？經(jīng)濟(jì)合理性等問題也將隨之而來

納米制造缺陷及其后果

改變?nèi)毕萏卣鞯囊粋€例子是與時間相關(guān)的故障的大量增加。這通常會導(dǎo)致高頻故障，例如固定故障。與直流故障相比，相關(guān)的時序問題只能通過高速測試來檢測

隨著器件尺寸的減小，晶體管的關(guān)鍵參數(shù)（如柵氧化層厚度、閾值電壓、有效晶體管長度、漏電流）增大。這都會影響時間

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本質(zhì)上，這將導(dǎo)致寄生參數(shù)的非理想縮放和非理想PCB布線的可變性。這些因素會引起芯片速度和功耗的巨大變化

電容串?dāng)_和RC互連延遲將進(jìn)一步惡化小型器件的高速性能?；ミB引起的傳輸延遲控制著晶體管的柵極延遲。這種影響會影響設(shè)備的性能

對于這些復(fù)雜的納米器件，傳統(tǒng)的高速功能測試是針對信號完整性問題（如紅外電壓降、電感干擾、襯底耦合、電漂移等）進(jìn)行的，而目前的模擬技術(shù)無法證明這些問題。高速測試還可以實(shí)現(xiàn)所需的定時關(guān)斷

在新納米設(shè)計(jì)產(chǎn)品的熱潮中，低產(chǎn)量往往是一個問題，因?yàn)槿毕荼纫郧暗募夹g(shù)更依賴于應(yīng)用。為了達(dá)到所要求的產(chǎn)品質(zhì)量水平，需要進(jìn)行更全面的測試。除了DFT功能外自動測量設(shè)備，高速功能測試還提供了主要的反饋回路，用于理解新制造過程中固有的失效機(jī)制

SoC設(shè)計(jì)中的同步

系統(tǒng)范圍內(nèi)的時鐘同步是大量納米設(shè)計(jì)中的主要問題之一。當(dāng)高速設(shè)計(jì)的最小時鐘周期減少時，由于在同一個芯片上集成了更多的元件，所以芯片尺寸仍然很大。因此，與互連延遲成正比的時鐘偏差成為時鐘周期的重要組成部分，而同步設(shè)計(jì)中的跨芯片通信需要多個時鐘周期

為了解決這些問題，采用了復(fù)雜的時鐘偏移消除技術(shù)。在大量的設(shè)計(jì)中，新的方法，如全局異步本地同步（gals），正在取代通常的定時方法。然而，在SoC設(shè)計(jì)中，不同域之間的數(shù)據(jù)傳輸必須重新同步。高速功能測試可以解決這類同步問題，但其他高速方法（如交流掃描）不能解決這類同步問題

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高速I/O測試問題

目前，高性能SoC的設(shè)計(jì)包含了大量不同的高速I/O總線和協(xié)議。我們可以看到各種不同的信號傳輸類型，從同步雙向到單向信號傳輸，從單端到低壓差分信號傳輸。傳統(tǒng)的寬、并行、源同步、時鐘信號分離的總線結(jié)構(gòu)正被窄、串行、嵌入式時鐘技術(shù)所取代。在設(shè)備的接收端口，使用帶有CDR單元的SerDes從輸入數(shù)據(jù)流中提取時鐘信號

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PC芯片組設(shè)備是混合I/O類型的示例（圖1））。例如，PCI-Express和s-ata都使用了具有單向低擺幅差分信號傳輸?shù)那度胧綍r鐘技術(shù)。PCI Express可以包括2.5Gb/S數(shù)據(jù)速率，而S-ata數(shù)據(jù)速率1.5Gb/S或3gb/S僅支持一個通道

相反，DDR存儲接口和Intel的前端總線（FSB）結(jié)構(gòu)現(xiàn)在采用單端、雙向和源同步技術(shù)。目前，F(xiàn)SB的800mb/s數(shù)據(jù)速率有望很快提高到1066mb/s，甚至達(dá)到100mb/sk12@6Gb/秒

為了適應(yīng)硬件的變化和行業(yè)時間的不確定性，需要靈活的測試設(shè)備。它需要數(shù)百個高速引腳，但多時鐘域的工作速率也是可變的，因?yàn)椴煌慕涌诒仨毻瑫r測試

大量SerDes宏單元被集成到消費(fèi)SOC器件中，這將導(dǎo)致復(fù)雜的I/O相關(guān)測試問題，如抖動相關(guān)的擴(kuò)展參數(shù)測試。對于高度集成的SOC器件，這些測試顯得更為重要，因?yàn)樗鼈兊拇罅績?nèi)核可能會對有效的片外數(shù)據(jù)傳輸產(chǎn)生負(fù)面影響

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高集成度的數(shù)字ate通道比傳統(tǒng)的機(jī)架式或混合信號儀器更適合于參數(shù)測試。它需要幾千兆赫的輸入模擬帶寬、低的固有系統(tǒng)抖動和高的定時精度。由于高速功能測試是針對所有這些測試問題進(jìn)行的，因此高速功能測試仍然是驗(yàn)證芯片正確邏輯和電氣性能的主要工具。這是高速器件調(diào)試和特性化過程中的兩個主要任務(wù)

全速功能測試與全速DFT并存

隨著測試成本的不斷降低自動測量設(shè)備，片上測試能力資源的廣泛開發(fā)和應(yīng)用不斷推進(jìn)。為了測試相關(guān)的時序問題，傳輸故障的全速結(jié)構(gòu)測試、關(guān)鍵路徑的路徑延遲測試和BIST/loopback技術(shù)得到了越來越多的應(yīng)用

結(jié)構(gòu)全速法的一個例子是AC-scan，EDA工具對AC-scan的支持也在不斷提高。然而，交流掃描測試期間的切換動作與功能測試完全不同。因此，它不能模擬實(shí)際的應(yīng)用條件。因此，這種方法需要實(shí)際功能測試的廣泛相關(guān)性

即使存在良好的相關(guān)性，仍然會存在其他可能的問題，導(dǎo)致產(chǎn)量損失增加或試驗(yàn)泄漏

不準(zhǔn)確的延遲測試可能是導(dǎo)致屈服損失和測試泄漏的另一個原因。只有幾十皮秒的延遲路徑測量誤差相當(dāng)于內(nèi)部時鐘周期的5%。到目前為止，對延遲路徑測量增加公差的方法還不清楚，因此這些誤差可能導(dǎo)致成品率損失或測試泄漏

將片上BIST與串行環(huán)回相結(jié)合是另一種流行的全速產(chǎn)品測試技術(shù)，特別是SerDes I/O單元測試技術(shù)。使用專用ate環(huán)回卡（如Agilent 93000 BIST）Assist6.4）可以增強(qiáng)測試范圍，除了基本的函數(shù)測試外，還支持參數(shù)測量（圖2））

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@k17號公路@

雖然DFT等低成本技術(shù)是高速器件許多高頻I/O特性最經(jīng)濟(jì)的測試方案，但對ate仍有很強(qiáng)的要求。希望ate能夠提供全速的激勵和捕獲，特別是在產(chǎn)品定型之前。當(dāng)DFT完全取代全速功能測試時，故障覆蓋率趨于折衷。這可能是一個潛在的風(fēng)險(xiǎn)，尤其是對于將流程技術(shù)推向極限的新I/O技術(shù)而言

另外，DFT技術(shù)還比較成熟，不同的硅供應(yīng)商遵循不同的DFT發(fā)展策略。因此，全速DFT并不總是在整個行業(yè)中實(shí)施。即使在生產(chǎn)中，在可預(yù)見的未來，整個行業(yè)也不會希望用全速DFT完全取代全速功能測試

高速ate通道的關(guān)鍵要求

針對ate的設(shè)計(jì)特點(diǎn)，ate的高速驅(qū)動和采集能力必須與高定時精度相匹配。同樣重要的是，必須提供的ate功能是經(jīng)濟(jì)的，因?yàn)榘雽?dǎo)體制造商面臨巨大的成本壓力

高速ate要求如下：

·高靈活性：它的功能包括多種I/O類型

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